近年來，Chiplet無疑是半導體產業最炙手可熱的詞彙之一。

從AMD的EPYC處理器到英特爾的Ponte Vecchio GPU，從蘋果的M系列Ultra晶片到博通Tomahawk 6系列的ASIC異構整合方案，Chiplet已經完成了從概唸到量產的關鍵跨越。

不過，細數這些耳熟能詳的案例，可以發現一個共同特徵——它們幾乎全部聚焦於邏輯晶片領域。無論是計算芯粒、I/O芯粒還是HBM儲存堆疊，整個故事的主線始終圍繞著如何用更適合的Chiplet芯粒拼出更強的算力，實現性能、成本與良率的平衡。

然而很少有人注意到，在邏輯芯粒之外，另一個值得關注的趨勢正在浮出水面：當邏輯Chiplet的生態日趨成熟，業界開始將目光投向功率半導體的Chiplet化——也就是“Power Chiplet”。

表面上看，這似乎是Chiplet理念的一次簡單跨界移植，但深究下去會發現，Power Chiplet所回應的困境或許比邏輯晶片的縮放挑戰更為棘手。它牽涉的不僅是晶片本身的設計範式轉變，更關係到整個電力電子系統從架構到整合的根本性重構，有望成為破解AI算力供電瓶頸、重構功率電子系統的關鍵力量。

理解Power Chiplet的價值，需要首先回到傳統功率半導體的幾個原生痛點。

1、熱與良率的死循環：在電力電子領域，功率晶片往往需要承載數百安培乃至更高的電流，這意味著晶片面積必須足夠大。以傳統的矽基IGBT為例，單個晶片尺寸可達6mm×6mm甚至更大。但大尺寸晶片帶來了兩個幾乎無法迴避的問題：

一是熱阻急劇上升。有研究表明，6mm×6mm的單晶片熱阻是9顆2mm×2mm小晶片的2倍，散熱效率差距顯著；

二是缺陷密度導致的良率懸崖。大晶片良率可能低至80%，而小晶片則可達95%以上，晶圓利用率提升達2.5倍之多。

在成本敏感的功率半導體市場，這些痛點無疑是致命傷。

2、供電架構的“天花板”：另一個驅動力來自AI算力的爆發式增長。輝達最新一代GPU的單晶片功耗已突破2000W大關，傳統的大晶片供電架構和二級、三級電源轉換技術已明顯力不從心，供電不足直接成為算力升級的核心瓶頸。

以AI資料中心為例，GPU在運行大語言模型時理論上僅需約700W，但由於電力輸送效率低下，實際功耗可能飆升至1700W。這意味著，近六成的電力被白白浪費在傳輸路徑和電壓轉換之中。

當一台AI伺服器的功耗已經相當於一個小型家庭的用電負荷時，供電效率的每一點提升，都意味著巨大的經濟價值和碳排放縮減。

正是在這樣的背景下，尤其是源於AI算力爆發帶來的供電危機，Power Chiplet應運而生。其試圖從系統層面同時解決功率晶片自身的物理瓶頸和終端應用的供電效率困局。

Power Chiplet的概念最早由日本九州工業大學的Ichiro Omura教授團隊率先提出，其核心理念源自高性能計算領域的Chiplet理念——將大型功率晶片拆分為多個小型功率芯粒，通過“小晶片+PCB嵌入式”的整合方式重新組合，把碳化矽（SiC）、氮化鎵（GaN）、氧化鎵（Ga₂O₃）等寬禁帶小功率晶片、驅動晶片、被動元件整合整合，形成一個子系統級的功率模組。

該技術的本質是功率半導體+先進封裝的深度融合，其遠期目標是到2035年實現1kW/cm³的超高功率密度，解決傳統功率模組在成本、尺寸、散熱與整合度上的發展瓶頸。

與傳統功率模組相比，Power Chiplet的優勢體系體現在多個維度：

改善散熱性能：將大晶片拆解為小芯粒後，熱量不再集中於單點，而是分散到多個熱源上，等效熱阻大幅降低。這不僅提升了器件的可靠性，也為更高功率密度的設計打開了空間。

良率提升與成本最佳化：小芯粒能大幅降低缺陷機率，晶圓利用率提升2.5倍，高良率自然轉化為更低的單位成本。更重要的是，模組化的架構允許針對不同應用場景靈活組合芯粒規格和數量，無需為每一種功率等級重新設計晶片，大幅縮短了產品開發周期與風險。

功能整合度躍升：Power Chiplet不僅整合功率開關器件本身，還可將驅動晶片、無源元件（電容、電感）乃至控制電路一併嵌入，形成完整的功率子系統。這種高度整合意味著更短的互連路徑、更低的寄生參數損耗，以及更緊湊的系統尺寸。

材料與功能協同：傳統單片功率晶片受限於單一材料體系，而Power Chiplet可以相容Si、SiC、GaN等多種半導體材料，讓不同材料發揮最優性能，例如Si成本低、技術成熟，適合低壓通用場景；SiC耐高壓、導熱好，是中高壓領域的理想選擇；GaN憑藉極高的開關頻率在48V及以下的中低壓領域表現出色等，每種材料各取所長、揚長避短。

憑藉上述優勢，Power Chiplet的想像空間極為廣闊。AI伺服器電源、電動汽車動力總成、車載充電器（OBC）、可再生能源逆變器、工業電機驅動等，任何一個對功率密度與小型化有極致要求的領域，都可能是Power Chiplet的用武之地。

全球競逐：誰在佈局Power Chiplet？

上文提到，Power Chiplet的理論框架最早由日本學界確立。九州工業大學Ichiro Omura教授團隊基於電力電子系統的長期研究，明確提出這一技術概念，將HPC領域的芯粒理念與功率器件需求結合，為後續產業化奠定了理論基礎。

實際上，Power Chiplet並非僅停留在學術論文中的概念。近兩年來，歐洲、美國和亞洲的主要玩家已經紛紛落子。

2026年5月，英飛凌正式宣佈啟動Moore4Power項目——這是其在歐盟晶片聯合計畫（Chips Joint Undertaking）框架下發起的旗艦級功率半導體研發聯盟，項目為期3年，總投資達9100萬歐元，匯聚了來自15個國家的62家企業、高校和研究機構，包括Alstom、ABB、Ingeteam等工業巨頭，以及imec、Fraunhofer ENAS、AIT等頂尖研究力量，參與國家包括德國、奧地利、比利時、捷克共和國、芬蘭、法國、義大利、荷蘭和西班牙等，成為全球規模最大的Power Chiplet專項研發計畫。

據瞭解，該項目的核心方向之一正是Power Chiplet架構，以異構整合為核心，旨在通過異構整合將Si、SiC、GaN等材料融合到統一系統中，實現“功率芯粒”等級的揚長避短。該項目覆蓋汽車、軌道交通、新能源、航空航天、工業自動化等領域，旨在強化歐洲在功率半導體領域的技術自主性與產業競爭力。

英飛凌Moore4Power項目協調負責人Jochen Koszescha表示：“功率電子是實現能源高效利用與可持續發展的關鍵。借助Moore4Power，我們正在設定智能整合的下一個層級，以實現顯著更高的能源與資源效率。”

在IEDM 2025上，英特爾首次展示了一種基於300mm矽基氮化鎵工藝的氮化鎵Chiplet技術。該氮化鎵Chiplet技術具有以下特點：

業界最薄的氮化鎵Chiplet，其底層矽襯底厚度僅為19µm，取自完全加工、減薄和單晶化的300mm矽基氮化鎵晶圓，並展現出卓越的電晶體性能和品質因數；

業界首個採用單片整合氮化鎵N-MOSHEMT和矽PMOS工藝的全功能整合片上CMOS數位電路庫，涵蓋反相器、邏輯閘、多路復用器、觸發器和環形振盪器等；

TDDB、pBTI、HTRB和HCI測試結果令人滿意，表明該300mm氮化鎵MOSHEMT技術能夠滿足所需的可靠性指標。

據悉，這顆GaN芯粒可承受高達78V的電壓，射頻截止頻率超過300GHz，並實現了業界首個完全單片整合的片上數字控制電路。

英特爾認為，這項工作中展示的技術要素表明，300mm GaN-on-silicon 技術是一種有吸引力且功能強大的Chiplet技術，適用於高性能、高密度、高效功率和高速/射頻電子產品。

在此前，就有專家提出了300mm GaN-on-silicon技術，由於其卓越的性能指標 (FoM) 以及將低電壓至48V GaN與矽CMOS整合的能力，正成為高密度、高性能功率和高速/射頻電子器件領域極具吸引力的技術。

創業公司PowerLattice，將GPU功耗減半

在創業公司方面，PowerLattice是一家由高通、NUVIA和英特爾等公司資深電子工程師於2023年創立的初創公司，該公司致力於研發一種名為“晶片組”（chiplet）的小型電腦晶片，旨在更高效地為電腦供電。

這種晶片組被設計成緊貼電腦處理器，從而減少電腦系統中傳輸的能量損耗。該公司聲稱，這項技術通過整合微型片上磁感、先進電壓控制電路和可程式設計軟體層，將供電直接帶入處理器封裝內部，據稱可將GPU的總計算功耗降低超過50%。

基辛格表示："當前的技術難點在於如何實現高效的電力傳輸——能攻克這一挑戰的團隊可謂鳳毛麟角。"

目前，PowerLattice的首批晶片已由台積電生產，並正在與一家未具名的製造商合作進行功能測試。該公司計畫於2026年上半年將產品提供給其他客戶進行測試，潛在客戶包括輝達、博通、AMD等主要晶片製造商，以及多家專業人工智慧晶片開發商。

材料與工藝，推動Power Chiplet落地

與此同時，功率芯粒的落地，離不開寬禁帶材料的支撐。

隨著12英吋碳化矽晶圓逐步實現產業化，SiC基Power Chiplet擁有了堅實的工業基礎。歐洲PwrSoC聯盟更提出暢想：未來可將48V直流直接引入中介層（interposer），把電壓調節模組（VRM）整合到12英吋碳化矽晶圓的局部區域，實現Power Chiplet系統級單片整合；結合台積電COUPE平台工藝，未來甚至可同步整合光互聯，打造“光-電-熱”一體化的AI算力能源底座。

從“Power Chiplet”到“Power-on-Chip”

長期以來，Chiplet的價值被侷限在邏輯晶片的性能提升上，而Power Chiplet的崛起，重新定義了芯粒技術的邊界——它不僅是功率電子的創新方案，更是AI算力從“光互聯”到能源供給全鏈路升級的關鍵一環。

但如果僅僅把Power Chiplet理解為把大功率晶片做小再拼回去，可能也大大低估了這項技術的潛在顛覆性。

從日本的概念提出，到歐盟的百億級投入，再到12英吋碳化矽的工藝支撐，Power Chiplet 已完成從學術構想向產業落地的跨越。它以小芯粒破解大功耗難題，用異構整合打破傳統功率器件的瓶頸，既是後摩爾時代半導體技術的延伸，也是全球能源高效利用、算力持續升級的核心底座。

在歐洲PwrSoC聯盟的長期構想中，Power Chiplet最終將演化為真正的系統級單片整合方案：將48V直流電直接引入晶片的Interposer層，而電壓調節模組則變成12英吋SiC Interposer晶圓上局部區域的功率高壓積體電路。

這意味著，未來的AI晶片可能不再需要外部供電模組，供電功能本身就是晶片的一部分，電源與算力在物理上被壓縮到同一封裝之內。

更進一步，隨著CPO（共封裝光學）技術的成熟，台積電的COUPE平台工藝甚至有可能將光互聯也整合到同一體系中，形成“供電+計算+通訊”三位一體的異構整合平台。到那時，晶片的定義或許將被重新改寫，不再是一個被供電的計算單元，而是一個自帶能量管理能力的完整微系統。

當然，Power Chiplet距離大規模產業化還有不短的路要走。

PCB嵌入式整合的可靠性驗證、多材料異質整合的熱匹配挑戰、跨廠家的標準化互連介面等等，這些問題都需要產業鏈上下游的協同攻關。但正如邏輯Chiplet從被質疑到被廣泛採納所經歷的那樣，技術範式的轉移一旦啟動，其推進速度往往超出預期。

對於正處在AI算力爆發與“雙碳”目標交匯點上的半導體產業而言，Power Chiplet或許正是那條連接更高算力與更低功耗這兩個看似矛盾追求的隱秘橋樑。而它真正進入主流視野的時刻，可能比想像中來得更早。  (半導體行業觀察)

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